? 去年10月提问
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最小delay必须大于时钟延迟我能够理解,但是hold time为什么影响两个寄存器之间的组合逻辑电路的最小delay。

最小delay必须大于时钟延迟我能够理解,但是hold time为什么影响两个寄存器之间的组合逻辑电路的最小delay。

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一念之间 去年10月回复
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我理解的是:就是你时钟到来之后,上一级的ff采集到信号会往下一级传输,但是下一级ff还在保持时间内采数呢,如果组合逻辑特别快,就又给下一级的采数造成冲突。

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