最新课程
零基础学习数字IC后端设计
让您掌握芯片后端实现之---大班
¥ 4999
数字IC后端设计--Synopsys全流程培训 （上海现场培训班）
资深讲师现场亲手带你做物理实现
¥ 2499
跨时钟域CDC解决方案
从RTL实现和检查，再到时序分析
¥ 299
数字芯片前端设计岗位课--大班
通过MCU芯片实战，掌握前端代码设计
¥ 2499
数字IC后端设计--Synopsys全流程培训 （线上培训班大班）
理论+上机让你彻底掌握物理实现
¥ 3999
实战课程
MCU时序功耗Signoff
MCU全流程设计之Signoff - 做实战项目，玩转PT/PTPX
¥ 1399
手把手教你MCU芯片级验证
MCU全流程设计之验证 - 从一个MCU项目教会你怎么做验证
¥ 1299
UPF架构与低功耗设计实现
零基础学习UPF与低功耗芯片物理实现
¥ 1499
搭建您的AMBA Bus系统
ARM权威专家带你玩转AMBA
¥ 1399
为什么选择移知
学ARM、Synopsys、Cadence、Intel等世界知名企业专家的课程
学习来自知名企业技术专家的课程，走在世界前列，掌握IC设计、人工智能开发等前沿技术，成为知名企业需要的关键性人才。
名师辅导，获得理想工作
毕业后，你将获得满满的技能,能够快速上手项目，并得到知名专家的求职辅导，通过快速通道加入团队！移知能够内推您到各个知名企业面试.
在实战中成长
获得全方位的教师指导
获得全方位的教师指导
亲手挑战世界名企设计的实战项目！领域专家将逐行审阅你的代码，提供专业、细致的反馈。你还将加入学习群，和志同道合的伙伴一起，在全方位辅导和监督下高效成长。
有问必答
相关问题
咬尾中断为何不需要PUSH和POP？
因为如果中断退出时候出栈，然后中断进入再压栈的话，就等于浪费了，因为一出一进，还不如不出。所以tail-chaining 中断就是为了避免不必要的出栈和压栈操作，直接去下一个中断向量了
共1个回答
相关问题
为什么需要将osc in的8M clk也送到后面？
1.晶振时钟可以用来驱动上电复位流程的控制电路
2.低功耗模式可以关闭PLL，用晶振时钟驱动系统
3.PLL切换分配参数时需要先切换到晶振时钟驱动系统，再配置新的PLL参数，等PLL时钟稳定后切换回PLL时钟
共1个回答
相关问题
异步复位毛刺产生的错误复位如何解决
请参看我们的异步复位同步释放的电路。
第一：异步复位同步释放，在复位有效上面还是等同于异步复位的，也就是说只要复位信号有效就会产生复位，所以如果有毛刺，仍然会复位。
第二：在同步释放上，如果复位信号释放，但是触发器的输出不会因为异步复位的信号的撤除而马上撤除，由于是两级触发器的级联，输出的复位信号至少是大于1个时钟周期的稳定复位信号。
你可以通过该章节的LAB，修改testbench，通过仿真加深理解。
对于毛刺，可以在复位信号的输入端进行滤波，处理。
共1个回答
相关问题
异步复位和同步复位的选择？
这个主要为了解决复位信号跨时钟域的时候，我们就需要异步复位同步释放电路，去处理复位信号，不然的话复位信号和时钟信号会有recovery和removal的问题。
浏览 20
推荐 0
共1个回答
相关问题2
输入数据寄存的工作时钟
我的理解是HCLK发送控制信号和数据，并且被寄存到同步桥。此时APB响应并且采样同步桥的信号。整个采样过程的状态机跳转都是APB的信号完成的。
浏览27
推荐 0
共1个回答
相关问题
clock gate输出的时钟需要生成吗？
dc 知道clk gate的逻辑和行为。所以不需要再为clk gate 创建新时钟
浏览18
推荐 0
共1个回答
相关问题
时钟分频后，直接用分频后的时钟输出为什么不好？
分配系数是D触发器产生的，又过了一个MUX，其结构相对更复杂，另外，做时钟树时的latency可能会比较大，时钟的transition也会有影响。用icg后，其实时钟路径就变成icg的clk_in to clk_out了，和D触发器那条路径就没关系了，D触发器只需要满足ICG的时序就行了。另外结构上分配器最后是MUX选择的，如果直接改变选择信号是可能产生毛刺的，但这个在过了icg后是会被过滤掉的
共1个回答
相关问题
multi mode怎么设置
试试看就知道了。
不建议同一个clock在多个sdc里重复定义。
共1个回答
微信扫码
移知最新动态
QQ扫码
畅聊IC