Arm Cortex-A系列处理器及其相关系统设计
高性能SoC芯片设计系列课程之Arm篇
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make pre_ca53出错 你需要在外面把makefile拷贝到你执行命令的目录下，才能执行。 共1个回答>>
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为什么含有write through的地址就是non-cacheable？ 这个问题不太明确，能截屏给我具体是哪个slice吗？ 共1个回答>>
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【实验1】仿真执行make命令出错 这个是脚本问题，建议从新更新脚本再跑，并确认脚本放置的路径。 共1个回答>>
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关于Larger Cache Blocks策略对Cache Miss的影响 cache line增大一倍，相同的cache size情况下，能装的cache line数目自然会下降一半； 这就导致Capcity Miss的增加；MISS以后会有更多的数据需要refill，因此增加了miss penalty； 好处是cache line数据下降带来了tag数据的减小； 共1个回答>>
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当使用Trace输出调试数据时，ETM输出的ATB数据是否可以选择匹配到Jump\\Branch等指定指令才输出到ATB总线？ 最新的ETM都是通过匹配way point，也就是主要跟踪跳转和异常发生的情况。 至于你说的对软件函数的性能进行估算具体是指？ 共1个回答>>
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在多核系统中，如果Core 0发送断点暂停运行，此时通过CTI/CTM通知其他的Core暂停运行。此时其他的Core是否会慢于Core 0暂停？ 是会慢一些周期，但是不会影响那么大，因为你通过工具调试的时候，是感觉不出来这些周期的延迟的。 共1个回答>>
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使用JTAG-AP可以生成传统的JTAG信号用于调试，那么可以用生成的JTAG再接入ARM的SOC么？比如：Cortex-M4？ JTAG-AP一般用在一些有JTAG接口的IP，比如第三方的，tensilica/Arc, 这些IP都有JTAG接口，还有就是Arm比较老的IP，比如ARM7。 Cortex-M 不推荐用JTAG-AP，而是把Cortex-M的AHB debug接口接到DAP里面的DP上。 共1个回答>>
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A15 有没有可能自己访问自己的debug 资源 有的，就是课程里面讲得self-hosted debug，cpu可以访问到其他CoreSight component。 共1个回答>>
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chip level trace port 接到哪里 trace port 是要接到芯片的IO。 TPIU就是要把trace的ATB data数据和ATB 的ID数据合并到一起，并由trace 端口再输出去 共1个回答>>
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4.3 节Memory管理及虚拟化相关问题 TTBRn，这里的n就只有0和1，所以TTBRn_EL1指的就是TTBR0_EL1和TTBR1_EL1 虚拟化的时候是通过VMID去管理虚拟机的，VMID是16位的，所以理论上是2^16个虚拟机，实际上如果超过了的话，软件会去扩展和调度，所以是没有限制的。 共1个回答>>
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barrier transcation CPU核心会把barrier传输发到和总线的接口，然后总线拦下不发出去。不用替代，这个只影响性能，保序并没有错。 共1个回答>>
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shareable write (non-cached master) 如果MST0 要进行写操作的话，但是cache line又在MST2里面，则会先从MST2 里snoop这个cache line里面的数据，同时会invalidate MST2的cache line，然后MST0再写。 共1个回答>>
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EL2/EL3 translation table 是的，也需要translation的，EL2和EL3的table由对应的特权等级下的程序去维护 共1个回答>>
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Write Evict 共0个回答>>
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CCI400 overviwe 共0个回答>>
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ReadClean transaction后,系统中如果有Own状态的master,该master的状态会变为Share吗? 共0个回答>>
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snoop filter back invalid 共0个回答>>
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CCI400 configuration 共0个回答>>
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shareable read 共0个回答>>
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ReadNoSnoop以及ReadClean 共0个回答>>
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