移知随时学-Arm Cortex-A系列处理器及其相关系统设计

Arm Cortex-A系列处理器及其相关系统设计

高性能SoC芯片设计系列课程之Arm篇

共 36 课时 / 课程有效期 365 天 / 服务器有效期 6 个月

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课程介绍课程目录课程问答

第一章课程须知
1 - 1 课程提升进入课程

第四章处理器内存管理
4 - 1 Memory类型进入课程
4 - 2 共享特性进入课程
4 - 3 Memory管理进入课程
4 - 4 table描述符进入课程

第六章 ACE总线及总线互联
6 - 1 ACE介绍进入课程
6 - 2 ACE Transactions 进入课程
6 - 3 ACE Transactions 进入课程
6 - 4 CCI总线互联进入课程

第八章中断控制器
8 - 1 Generic Interrupt Controller 进入课程
8 - 2 GIC-500 Interrupt Controller 进入课程
8 - 3 上机：GIC500 进入课程

第九章系统启动
9 - 1 处理器启动流程1 进入课程
9 - 2 处理器启动流程2 进入课程
9 - 3 多核启动进入课程

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4.3 节Memory管理及虚拟化相关问题 TTBRn，这里的n就只有0和1，所以TTBRn_EL1指的就是TTBR0_EL1和TTBR1_EL1虚拟化的时候是通过VMID去管理虚拟机的，VMID是16位的，所以理论上是2^16个虚拟机，实际上如果超过了的话，软件会去扩展和调度，所以是没有限制的。共1个回答>>

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Cacheable VS. non-cacheable Cacheable就是数据可以通过cache去存放和读取。 non-cacheable就是数据读写要bypass cache，直接对memory进行访问。DMA 严格意义上来说DMA是个master而不是device，device偏向于总线的slave。只是DMA有那个DMA的寄存器，寄存器接口看做是slave，对DMA寄存器的访问一般是不能够cacheable，也就是non-cacheable。共1个回答>>

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当使用Trace输出调试数据时，ETM输出的ATB数据是否可以选择匹配到Jump\\Branch等指定指令才输出到ATB总线？最新的ETM都是通过匹配way point，也就是主要跟踪跳转和异常发生的情况。至于你说的对软件函数的性能进行估算具体是指？共1个回答>>

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AARCH32与AARCH64内部实现耦合在一起的，没必要独立，很多功能都是相同的。这两个状态不会影响时钟频率。共1个回答>>

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shareable in MMU descriptor shareable 的两bit 定义了non-shareable, inner shareable , outer shareable, 还有一个是reserved，其实就可以认为是system。跑同一个操作系统的一般都是在inner domain，inner domain外的比如DMA这种就在outer domain。这个属性是通过page table里面去定义的，所以是软件定义的。哪些在system domain在架构定义的时候，就定义好的共1个回答>>

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rich os和trust os是一种操作系统类型吗不是同一种操作系统，rich os一般是比如`linux`或者`android`操作系统，而trust os是专门的，可以是用户自己专门设计的，也可以是一些商用的OS 共1个回答>>

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one-level dynamic branch predictor的判断条件是什么这个branch address是branch 指令的地址共1个回答>>

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Translation table一般存放在哪？软件存在DDR，可以被缓存。而TLB entry在CPU核的MMU内部buffer。安全页表存放于安全区域，而操作系统页表存放于非安全区域共1个回答>>

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EL2/EL3 translation table 是的，也需要translation的，EL2和EL3的table由对应的特权等级下的程序去维护共1个回答>>

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Write Evict 共0个回答>>

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ACE coherent interconnect 总线中的prefetch功能是的，主要是为了解决snoop 时候cache miss比较高的情况下，如果同时从memory去取得话，这样不用等到miss再去从memory去取。共1个回答>>

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Index field in MMU descriptor 对的，就是用来索引那几个类型共1个回答>>

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snoop filter back invalid 共0个回答>>

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是什么是组得大小（set associative cache) set就是不同way中index相同的cache line 共1个回答>>

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A15 有没有可能自己访问自己的debug 资源有的，就是课程里面讲得self-hosted debug，cpu可以访问到其他CoreSight component。共1个回答>>

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DynamIQ系统也是SMP系统吗所谓的SMP其实是指所有的处理器core都有相同memory view和共享的硬件，应用程序和任务可以在任意core上运行，可以调度。SMP更多是软件的概念。共1个回答>>

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chip level trace port 接到哪里 trace port 是要接到芯片的IO。TPIU就是要把trace的ATB data数据和ATB 的ID数据合并到一起，并由trace 端口再输出去共1个回答>>

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SSE跟SIMD有什么区别你是说的SVE指令吧？Arm的矢量运算其实目前有：SIMD、NEON和SVE，后面两个本质上也是SIMD，只是性能更强一些，Arm命名做了区别，主要区别是矢量的宽度以及矢量运算方面的不同，SIMD支持最大32位矢量，NEON支持最大128位矢量，而SVE支持最大2048位。共1个回答>>

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io coherency指的具体是什么意思？ Coherency 类型有两种：一种是Full cache cohrency, 这种情况下，两个master可以互相snoop；一种是I/O coherency, 这种一般指的IO device，snoop 处理器的cache，但是处理器不会snoop device。共1个回答>>

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7/8指令执行单元和同时发射3条指令的区别是什么 cpu取指令，然后每个时钟周期可以解码并发射三条指令。执行指令共有7/8个执行单元，有些是逻辑，有些是数据存取，有些是向量。由于指令只能发射三条，所以同一周期不可能同时让这些执行单元同时拿到数据并开始执行计算任务。共1个回答>>

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