Arm Cortex-A系列处理器及其相关系统设计
高性能SoC芯片设计系列课程之Arm篇
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实验1 按流程做编译报错 你的操作步骤是什么？ 我这边试了下，没什么问题，直接进入到 `execution_tb`里面，执行 `make vcs_compile`。 可以在微信里，联系我，帮你解决。 共1个回答>>
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shareable in MMU descriptor shareable 的两bit 定义了non-shareable, inner shareable , outer shareable, 还有一个是reserved，其实就可以认为是system。 跑同一个操作系统的一般都是在inner domain，inner domain外的比如DMA这种就在outer domain。 这个属性是通过page table里面去定义的，所以是软件定义的。哪些在system domain在架构定义的时候，就定义好的 共1个回答>>
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Cacheable VS. non-cacheable Cacheable就是数据可以通过cache去存放和读取。 non-cacheable就是数据读写要bypass cache，直接对memory进行访问。 DMA 严格意义上来说DMA是个master而不是device，device偏向于总线的slave。只是DMA有那个DMA的寄存器，寄存器接口看做是slave，对DMA寄存器的访问一般是不能够cacheable，也就是non-cacheable。 共1个回答>>
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cortexa53 compile error 把MP030-BU-50000-r0p4-51rel2/cortexa53/logical/testbench/shared/tools/bin/execution_tb_generator.pl开头的 !/usr/bin/perl 修改成 !/tools/arm/ad_3p_tools/perf_5_8_8/linux/bin/perl 出现这个问题的原因是execution_tb_generator.pl这个脚本使用系统默认的perl执行，系统默认的是5.10.1. 而编译要用到的在这个路径下：/tools/arm/ad_3p_tools/perf_5_8_8/linux/bin/，版本是5.8.8. 可以通过perl -v来查看版本号。 共1个回答>>
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one-level dynamic branch predictor的判断条件是什么 这个branch address是branch 指令的地址 共1个回答>>
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为什么含有write through的地址就是non-cacheable？ 这个问题不太明确，能截屏给我具体是哪个slice吗？ 共1个回答>>
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snoop filter back invalid 共0个回答>>
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make pre_ca53出错 你需要在外面把makefile拷贝到你执行命令的目录下，才能执行。 共1个回答>>
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Translation table一般存放在哪？ 软件存在DDR，可以被缓存。而TLB entry在CPU核的MMU内部buffer。安全页表存放于安全区域，而操作系统页表存放于非安全区域 共1个回答>>
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【实验1】仿真执行make命令出错 这个是脚本问题，建议从新更新脚本再跑，并确认脚本放置的路径。 共1个回答>>
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关于Larger Cache Blocks策略对Cache Miss的影响 cache line增大一倍，相同的cache size情况下，能装的cache line数目自然会下降一半； 这就导致Capcity Miss的增加；MISS以后会有更多的数据需要refill，因此增加了miss penalty； 好处是cache line数据下降带来了tag数据的减小； 共1个回答>>
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timestamp 如何实现halt功能 ARM的手册提到，如果tsgen是用在tscnt的话，就不用halt，一直走就行。只有用作cntvalue也就是正常功能系统定时用的话才需要暂停，这个可以在soc自己实现 共1个回答>>
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Write Evict 共0个回答>>
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对于不进入WB阶段那些指令怎么处理exception情况？ 每个stage都会记录下来那个PC的地址以及要不要跳转到异常，所有没有WB阶段的话，也可以跳转 共1个回答>>
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Register File的结构与用途 结构上有些区别，但bit的存储这块儿， 晶体管的组成是有些不同， 一般register file 会比SRAM类型的访问速度快些。 但是容量没有SRAM类型大 共1个回答>>
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coherence一致性 SCU的说法是对的，不过SCU本身就是一种hardware coherence的做法，意思就是硬件自动去保持一致性。而相对的software coherence的做法，就是通过软件去保证数据的一致性。 共1个回答>>
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7/8指令执行单元和同时发射3条指令的区别是什么 cpu取指令，然后每个时钟周期可以解码并发射三条指令。 执行指令共有7/8个执行单元，有些是逻辑，有些是数据存取，有些是向量。由于指令只能发射三条，所以同一周期不可能同时让这些执行单元同时拿到数据并开始执行计算任务。 共1个回答>>
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在多核系统中，如果Core 0发送断点暂停运行，此时通过CTI/CTM通知其他的Core暂停运行。此时其他的Core是否会慢于Core 0暂停？ 是会慢一些周期，但是不会影响那么大，因为你通过工具调试的时候，是感觉不出来这些周期的延迟的。 共1个回答>>
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cache stash 就是让外设可以直接把数据塞到cpu的内部一级二级缓存。这样cpu如果取数据，直接就可以拿到，而不必去ddr或者三级缓存拿，大大减少延迟。在网络处理器等场景中，此类设计非常有用，可以提高网络包转发性能很多倍。 共1个回答>>
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关于Tag 和Index的问题 一般L1 instrcution cache 用VIPT的话比较多，L1 Data cache用PIPT的比较多，对于instruction cache来说，只是读操作，使用VIPT的话效率会更高一些，而对于L1 Data cache来说，如果使用VIPT的话，在cortext switch的时候，需要把Cache line都invalidate，这样效率太低了。 共1个回答>>
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