少平 4年前提问 PrimeTime SignOff
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关于set clk 参数的设置

想问一下老师关于set clock latency 和uncertainty 数值具体应该怎么设置?这个数值的设置需要考虑什么因素?我看有些设计latency就是2 uncertainty是0.2
关于set generated clock中一些参数的设置能距离说一下吗?特别是关于source 这个参数的设置,这里的source的选择有什么要求吗?
我看有网上说为了保证generated clock的相位和source的一致,source要定义在分频寄存器的D端。这种说法对吗?
还有就是关于第一种式中类型叫source clock和第三种的virtual clock有啥区别呢?我的理解是virtual clock是为了让工具做分析才引入的时钟并不是真正的时钟。那source clock是真正的时钟吗?是PLL或者是其他能够产生时钟的单元的输出pin还是什么?
还有STA的起点是以source clock起点吗?还是以哪个地方为起点?

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Jesse 4年前回复
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clock latency需要跟前端设计人员讨论,uncertainty 也是需要根据项目经验值,譬如对这个工艺和这个产品以往tapeout成功项目的参考,跟当前的始终频率和预计要留多少margin来定这个值。没法特别推荐一个数值的。

set generated clock的source就是你这个产生的clock的reference master clock。
你说的这个分频时钟,-source 后跟的是clk source pin, 也就是这个分频寄存器的CK pin所接的前一级inv/buf/...的OUTPUT pin,source 定义在D 端的说法,我没有见过这种做法。

create在chip特定端口或者pin上的时钟是真实存在芯片中的时钟。
virtual clock的作用,在课程中提及过,一些data port上定义数据信号,让工具进行后续的timing check,则需要给这些data signal定义相应的launch clk,而这些clk 并非在芯片上实际存在的时钟,所以叫做虚拟时钟。可以看到sdc对于virtual clk的create命令,并没有指定生成这个时钟的port或者pin.

STA的起点,从clk的create点开始计算,对于generated clk,会继承他的source pin 的latency。
你说的source clock是指什么?是说片外的clock source还是什么?

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