蓝莲花 3年前提问 verilog 时序分析
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正确处理方案困惑,还望老师给予回复

老师您好,

  1. 你最后给出的正确解决方案和最初的错误相比就是在与门逻辑后面加了一个寄存器是吧?
  2. 错误解决方案1中给出的图,说也不能将3个单bit信号也不能分别采用打拍方式处理,那结合问题1是不是只能将CLK1的3个单bit信号必须做一些组合逻辑组成一个信号输出给寄存器送到CLK2?
    3.3个单bit信号做组合逻辑,这个组合逻辑一般怎么做啊?那出来的时3bit的信号还是1bit信号,如果是1bit信号在CLK2域中怎么在分别使用原来的3bit信号呢?

还望老师能够解答,因为这个问题经常会碰到;要是这个有实战就更好了

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鱼在洗澡 3年前回复
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1,针对错误方式的改正是在clk1时钟域输出组合逻辑之后,在加一级寄存器输出。
2,如果3bit信号是连续变化的数据,那么可以考虑格雷码;如果是不连续的数据,那么可以考虑握手;如果是有逻辑关系的3个信号,那么可以考虑理清逻辑关系后转化为单比特的跨时钟域处理。
3,3比特信号做组合逻辑需要根据信号之间本身存在的逻辑关系来处理。实验例子处理方式的前提,是两个信号之间是先后有效,的逻辑关系,所以可以采用一根信号线进行信号同步。多比特信号转化成单比特处理,需要理清几个信号之间的关系,如果信号之间的关系不清晰,则需要采用其他方式同步。

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