Lennon 2年前提问 verilog
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下降沿不需要跨时钟域处理吗

req信号拉低后,ack跟着拉低,为什么不用req打两拍后的req2信号,而是直接用从外部时钟域进来的!req信号去拉低ack

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鱼在洗澡 2年前回复
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你好,这里简化处理了,重点只关注了,对REQ,上升沿同步过程的处理。如果严谨,下降沿也需要是通不过的下降沿信号来让ACK为0.这里简单的只对req为0,就将ack置0了。

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