智慧的凝视 去年09月提问
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关于时钟门控ICG的结构问题

如图,时钟门控一个LATCH和一个与门,假如我时钟初始状态是高电平,到达ICG前我还没有拉低过,那么这个LATCH输出的不定态直接传递到后面?会导致我EN还没使能,就直接后面的打开?

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一念之间 去年09月回复
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初始时钟clk是高电平的话,到达latch,clk低有效,即latch的输出保持之前clk为低时候的状态,EN的状态怎么变无影响。时序如图:clk按一定频率产生,当EN信号拉高时,LATCH是电平触发,当clk低电平时,latch导通,当clk为高电平时,latch的输出跟随clk的状态变化,GATE_CLK的时序就是latch的输出与上clk的状态。

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