zzZ 去年11月提问 门控时钟
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寄存器的时钟门控的EN的高电平为啥要覆盖住CLK的高电平才能采样出GATED_CLK?

个人理解:寄存器是上升沿触发的话,只要在上升沿这个时刻EN为高电平就能让输出采样EN得到有效的GATED_CLK;触发器时钟门控EN如果在CLK由低变高之前拉低了,这时CLK为低,采样出EN也为低,之后GATED_CLK锁存住这个低电平,这时EN拉高的时段里并没有输出时钟CLK,也是实现不了时钟门控。

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移知课程助理 去年11月回复
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我看图认为是clk&en,你可能认为是en经过clk采样后再&clk[捂脸]

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团长 去年11月回复
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你说的是信号的采样,不是失控门控。

你画下波形就知道了,如果上升沿去踩EN信号的话,你输出的gated_clock会变成什么样子了。

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