个人理解：寄存器是上升沿触发的话，只要在上升沿这个时刻EN为高电平就能让输出采样EN得到有效的GATED_CLK；触发器时钟门控EN如果在CLK由低变高之前拉低了，这时CLK为低，采样出EN也为低，之后GATED_CLK锁存住这个低电平,这时EN拉高的时段里并没有输出时钟CLK，也是实现不了时钟门控。
0
寄存器的时钟门控的EN的高电平为啥要覆盖住CLK的高电平才能采样出GATED_CLK？
被浏览 :
330
(
0
)
评论
分享
复制链接
微信扫一扫
