你这需要改约束，把约束放松一点，这是时序上有问题。改约束是最好的办法，如果对时序确实有要求的话，就改前端设计
具体怎么改，凭着这个图是看不出来的。但是得围绕这个图的路径去改

1. 首先要对比place的timing看，如果place就不好，那就要从place着手修改。
   看是floorplan问题，还是工具优化问题，还是本身设计要求频率太高，根本无法达到。
2. 最差的一条是到latch/EN的path，这种reg2gating的路径，本身就比reg2reg的难修，因为gating在tree的靠前部分，时钟树长度较短。
   你可以看一下，这个reg2gating的reg时钟树长度，是否可以减短，是否可以作为ignore pin。
3. scandef的error我没有看到，有时有些mis-match问题，scandef并不能全部标上，但是只要读完scandef，显示
   succesful一般就没什么问题，默认scan reorder是打开的，你可以确认一下。