么么哒啦啦啦 3个月前提问 verilog RTL
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循环优先级电路代码中的req_in_rise的作用是什么?为什么其等于0 了状态机才进入工作?

wire [3:0] req_in_rise = req_in & ~req_in_dly ;

always @ (posedge hclk or negedge hresetn)
begin : arb_state_pre_PROC
if (hresetn == 1'b0)
arb_state_pre <= {4'b0001};
else if(req_in_rise!= 4'b0000)
begin
case(arb_state)

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鱼在洗澡 3个月前回复
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代码上写的是当req不等于4’b0000的时候才会进入判断的。不等于全零,代表又req发生

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