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平平
昨天15:54
这两条语句重复了吗?没有的话,有什么区别?
综合
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平平
昨天15:52
alib_library_analysis_path
综合
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诺亚方舟
昨天09:53
补充一下我上一个仿真错误(我在原问题下补充,不知道老师能不能收到消息提醒?)
UVM
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诺亚方舟
昨天00:51
仿真错误,仿真错误,仿真错误
UVM
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平平
前天21:57
Synopsys rm脚本下载的链接能提供吗?
综合
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平平
3天前
cb13fs120_tsmc_max/bufbd7的路径在哪?
综合
时序分析
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平平
3天前
set_output_delay -max 2.04是怎么计算出来的?
综合
时序分析
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平平
3天前
input delay 的相对时间是如何计算的,不是很理解
综合
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不乱于心
4天前
文件权限不够,linux知识太浅了,不会破
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不乱于心
4天前
前面没注意通知,现在才开始上课,5.25是什么截至时间?过了这个时间不能使用实训机吗?请问有交流群?在哪里加
verilog
FIFO
CDC
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平平
4天前
get_ports -filter pin_direction==in 报error
综合
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Yapeng Dang
4天前
关于SV可综合的问题
verilog
SystemVerilog
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平平
5天前
是要把lab1下面相关文件,更改成实验步骤里面的一样吗?
综合
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平平
5天前
综合基本流程 一、实验介绍 了解DC的图形化界面,熟悉基本的综合流程 二、实验步骤 1.拷贝lab1到~/work目录下。 cp -rf ~/data/lab/DC1_2010.12/lab1 ~/work cd ~/work/lab1 2.查看setup文件。 ls -a .synopsys* 默认情况下DC工具会默认读取synopsys_dc.setup,该文件 source了其他两个 setup 文件:common_setup.tcl和dc_setup.tcl.其中,common_setup.tc
综合
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冒小建
5天前
关于doublet对采样建立的影响
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